Date of Award

1-1-2000

Thesis Type

Masters

Document Type

Thesis

Divisions

Faculty of Computer Science & Information Technology

Department

-

Institution

Universiti Malaya

Abstract

Tesis ini menghuraikan sebuah pendarab titik apungan 32bit bertalian paip 18MHz yang direkabentuk menggunakan bahasa perihalan perkakasan YHDL, peralatan sintesis Synopsys FPGA Express dan ·peralatan pemetaan Xilinx Alliance, PTA ini menggunakan 1007 CLB dan 100 10B di mana peranti pemetaan yang digunakan ialah xc4036xl-bg432-2 daripada pustaka XC4000 Xilinx FPGA. Pendarab ini mengandungi tiga tahap talian paip yang belainan fungsi. Tahap pertama melaksanakan penjanaan dedarab dan penambahan dedarab secara carry save dan penambahan eksponen. la menggunakan algoritma Booth tertib kedua dan pepohon Wallace dengan pemampat 4-2. Tahap kcdua pula melakukan penambahan bawaan rambatan akhir, penormalan mantisa dan pembetulan eksponen manakala tahap kctiga mengandungi pembundaran, penonnalan semula mantisa dan pembetulan semula eksponcn. Dcngan menggunakan VHDL, peralatan sintesis dan peralatan pemetaan ia dapat membantu dalam masalah merekabcntuk dcngan adanya kekayaan algoritma dalam VHDL, membuat penganalisaan samada melalui skematik, gelombang pemasaan dan tinjauan isyarat dan pembolehubah, selain daripada itu ia dapat membina cip yang 'right at first time'. Masalah dalam pengaturcaraan VHDL, penyelakuan, sintesis dan pemctaan tunlt dibincangkan bagi mencapaikan objektif yang dikehendaki iaitu kebolehfungsian, kebolehsintesis dan berkelajuan tinggi.

Initial

snms

Additional Information

Dissertation (M.A) -- Faculty of Computer Science & Information Technology, Universiti Malaya, 2000.

Download

Share

COinS